DigitalJs Simulation

设置输入/输出

.v (Verilog) .sv (SystemVerilog) .vh (Verilog hex) .lua (Lua)

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附加 SystemVerilog 文件：

在 Yosys 中优化

简化电路图

使用 Verilator 检查

布局引擎

仿真引擎

有限状态机转换 (FSM)

将更多逻辑合并到 FSM

刻度

范围 –

新建文件

文件名

不包含扩展名，示例：input、my_circuit